Reusing Logic Masking to Facilitate Hardware Trojan Detection

Hardware Trojan (HT) and Integrated Circuit (IC)/ Intellectual Property (IP) piracy are important threats which may happen in untrusted fabrication foundries. Modifying structurally the ICs/IPs design to counter the HT threats has been proposed, and it is known as Design-For-Hardware-Trust (DFHT). DFHT methods are used in order to facilitate HT detection methods. In addition, logic masking methods modify the IPs/ICs design to harden them against the IP/IC piracy. These methods modify a circuit such that it does not work correctly without applying the correct key. In this paper, we propose DFHT methods leveraging logic masking approach

Simulation de fautes pour l'évaluation du test en ligne de systèmes RFID

Les systèmes RFID pour RadioFrequency Identification sont capables d identifier des objets ou des personnes sans contact ni vision direct. Ainsi, leur utilisation grandit de manière exponentielle dans différents secteurs : nucléaire, aviation, ferroviaire, médical, traçabilité, contrôle d accès Mais ce sont surtout des systèmes fortement hétérogènes, composés de matériel analogique ou digital, et de systèmes informatique : le tag, attaché à l objet à identifier, contenant l identifiant de ce dernier ; le lecteur, appareil capable de venir lire les informations contenus dans les tags ; et le système informatique gérant l ensemble des données générées par le système. Ces systèmes sont de plus en plus utilisés dans des domaines critiques ou dans des environnements difficiles, alors qu ils sont basés uniquement sur des équipements bas coût et peu performant les tags ne permettant alors pas de garantir des communications robustes. Tous ces points font que le test en ligne des systèmes RFID est une tâche complexe.Cette thèse s intéresse donc à la sûreté de fonctionnement des systèmes RFID : comment être certains que le système fonctionne comme il faut au moment où on en à besoin ? En premier, les défaillances et leurs causes ont été étudiées à l aide d une méthode classique : AMDE Analyse des modes de défaillances et de leurs effets. Cette étude a permis d identifier les points faibles des systèmes RFID. Après cela et grâce à cette analyse, il nous a été possible de définir et d implémenter un simulateur de systèmes RFID appelé SERFID, pour Simulation et Evaluation des systèmes RFID. Ce simulateur est capable de simuler différents systèmes RFID multi-équipements (HF ou UHF, normes actuellement implémentées : ISO15693 et EPC Classe 1 Génération 2), du tag au lecteur, en passant par le canal de communication permettant aux tags et aux lecteurs de communiquer. SERFID permet aussi de connecter les lecteurs simulés à des middlewares existants ou nouveau afin des les évaluer. Pour permettre l évaluation de la sûreté de fonctionnement des systèmes RFID, SERFID permet l injection de fautes dynamiquement au sein des tags, lecteurs ou du canal de communication permettant de simuler différentes défaillances pouvant apparaître : diminution de la qualité de la communication ou de l alimentation du tag, erreurs au sein de la mémoire du tag, bruit SERFID a été notamment utilisé pour simuler et observer le comportement de systèmes RFID HF et UHF face à du bruit et des perturbations dans le canal de communication entre le tag et le lecteur. Finalement, cette thèse propose une nouvelle méthode pour détecter les tags fautifs ou vieillissants dans les applications de logistiques. Cette méthode, non intrusive et en ligne, est basée sur l observation des performances du système au cours de son fonctionnement : le logiciel de gestion analyse les résultats des différentes identifications. A partir du taux d erreur de lecture par tag, et en le comparant aux taux de lecture par tag précédemment observés, cette méthode est capable de déterminer quel groupe de tags est fautif ou non. Cette méthode a été évaluée par expérimentation et par simulation grâce à SERFID. Cette évaluation a permis de mettre en évidence les points forts et les faiblesses de la méthode.RFID systems for RadioFrequency Identification are able to identify object or person without any contact or direct vision. For this reason, their use grows exponentially in many different fields: nuclear, avionics, railways, medical, warehouse inventories, access control However they are complex heterogeneous systems, consisting of analog and digital hardware components and software components: the tag, closed on the object to identified, which contains its identifier; the reader which able to read identifiers on tags; and finally the IT infrastructure to manage data. RFID technologies are often used into critical domains or within harsh environments. But as RFID systems are only based on low cost and low-performance equipments, they do not always ensure robust communications. All these points make the on-line testing of RFID systems a very complex task.This thesis focuses on dependability of RFID systems: how to be sure that this system works correctly when we need to use it? Firstly, failures and their causes have been studied using a common method called FMEA Failure Modes and Effects Analysis This study allows to identify weakness aspects of RFID systems. After that and thanks to this analysis, a new simulator was designed and implemented. This simulator, called SERFID for Simulation and Evaluation of RFID systems, is able to simulate various RFID systems with many devices (HF or UHF, actually implemented standards: ISO15693 or EPC Class 1 Generation 2), from tag to reader, together with the RF channel between them and the physic aspect which permit to tags and readers to communicate. SERFID also permits to connect an existing or new middleware to simulated reader to evaluate new software approach. To analyze dependability of RFID systems, SERFID allows us to inject fault in tag, channel or readers dynamically, to simulate different failures which can be appear: decrease of quality of communication or tag supply, memory errors in tag, noises SERFID was in particular use to simulate HF and UHF RFID systems to observe their reaction according noises and disturbances in communication between tag and reader. Finally, a new method to detect faulty or aging tags or readers in traceability application was proposed. This non-intrusive on-line method is based on performance observation of the system during operation: the managing software analyzes results of an identification round. According read error rate per tag of an inventory, and comparing it with previous obtained read error rates per tag, this method is able to determine which group of tags is faulty or not. This method has been analyzed with to method: by experimentations and by simulation using SERFID. This analyze brings out weakness and strength of this method.SAVOIE-SCD - Bib.électronique (730659901) / SudocGRENOBLE1/INP-Bib.électronique (384210012) / SudocGRENOBLE2/3-Bib.électronique (384219901) / SudocSudocFranceF

How to Implement an Asynchronous Test Wrapper for Network-on-Chip Nodes

International audienceThe Network-on-Chip (NoC) paradigm is currently known as an alternative solution for the on chip communication in the next SoC generation, especially, asynchronous NoCs. One of the challenges for asynchronous NoC-based systems design is testing asynchronous network architectures for manufacturing defects. To improve the testability of asynchronous NoCs, we have developed a scalable and configurable asynchronous Design-for-Test (DfT) architecture. In this architecture, each asynchronous network node is surrounded by an asynchronous test wrapper and the network communication channels are reused as a high-speed Test Access Mechanism (TAM). This architecture is designed to test all network elements (routers, communication channels), but it can also be used to test computational resources. In this paper, we introduce how to realize and implement the test wrapper in Quasi Delay Insensitive (QDI) asynchronous logic style. The validation and experimental results are also presented

A DfT Architecture for Asynchronous Networks-on-Chip

International audienceThe Networks-on-Chip (NoCs) paradigm is emerging as a solution for the communication of SoCs. Many NoC architecture propositions are presented but few works on testing these network architectures. To test the SoCs, the main challenge is to reach into the embedded cores (i.e, the IPs). In this case, the DFT techniques that integrate test architectures into the SoCs to ease the test of these SoCs are really favoured. In this paper, we present a new methodology for testing NoC architectures. A modular, generic, scalable and configurable DFT architecture is developed in order to ease the test of NoC architectures. The target of this test architecture is asynchronous NoC architectures that are implemented in GALS systems. The proposed architecture is therefore named ANOC-TEST and is implemented in QDI asynchronous circuits. In addition, this architecture can be used to test the computing resources of the networked SoCs. Some initial results and conclusions are also give

Impact of Technology Spreading on MEMS design Robustness

International audienc

Conception et test de microsystèmes monolithiques CMOS piézorésistifs (application à un capteur de champ magnétique)

MONTPELLIER-BU Sciences (341722106) / SudocSudocFranceF

Reusing logic masking to facilitate path-delay-based hardware Trojan detection

International audienceHardware Trojan (HT), Integrated Circuit (IC) piracy, and overproduction are three important threats which may happen in untrusted foundries. Design changes against HTs, so-called Design-For-Hardware-Trust (DFHT), are used in order to facilitate the HT detection. In addition, logic masking has been proposed against IC piracy and overproduction. In this work, we propose a DFHT method reusing the circuitry dedicated to logic masking in order to improve the HT detection based on the path delay analysis

Design of CMOS MEMS Based on Mechanical Resonators Using a RF Simulation Approach

International audienc